今天宣布面向TSMC N7，N6，N5制程技术PCI Expressreg5.0规范的PHY和控制器IP在4月举行的业界首个PCIe 5.0规范符合性认证中通过PCI—SIGreg，认证测试Cadencereg该解决方案已经过全面测试，符合PCIe 5.0技术的32 GB/s全速要求该符合性计划为设计人员提供了测试程序，以评估由片上系统设计的PCIe 5.0接口是否能按预期工作
面向PCIe 5.0技术的Cadence IP包括PHY，支持控制器和验证IP，主要用于高带宽超大规模计算，网络和存储应用的片上系统设计借助Cadence面向PCIe 5.0架构的PHY和控制器子系统，客户可以设计功耗极低的片上系统，并加快上市时间
我们很高兴看到Cadence针对TSMC先进技术的全系列IP产品实现了PCIe 5.0协议合规性TSMC设计基础设施管理部副总裁Suk Lee表示我们与Cadence的持续紧密合作将帮助我们的客户满足严格的功耗和性能要求，并通过基于TSMC先进技术的领先设计解决方案加速芯片创新
凭借客户验证的最低功耗，Cadence PHY和符合PCIe 5.0规范的控制器IP使客户能够开发出极其节能的片上系统Cadence公司全球副总裁兼IP部总经理Sanjive Agarwala说，通过我们的多通道片上子系统解决方案，我们的客户可以看到，ip合规性是以与其目标应用相匹配的形式实现的
Cadence PHY和PCIe 5.0规范控制器测试芯片在Xgig trainer和analyzer平台上的符合性测试中表现良好，与之前的测试结果一致VI解决方案实验室和产品事业部高级副总裁兼总经理Tom Fawcett表示Cadence是高带宽超大规模SoC IP的领导者，他们在PCI—SIG合规活动中的成功记录表明了他们对其解决方案和整个技术的持续信心
英特尔致力于通过开放的PCI Express标准进行行业范围的创新和严格的兼容性测试英特尔技术规划总监吉姆·帕帕斯表示，Cadence最新的PHY和控制器IP展示了他们对PCIe 5.0性能以及与我们的第12代英特尔酷睿和第4代英特尔至强可扩展平台的互操作性的承诺
作为PCI—SIG的长期成员，Cadence为PCIe技术的发展做出了巨大贡献PCI—SIG董事长阿尔·亚尼斯说凯登华积极参与该合规项目，帮助推动PCIe建筑的持续普及
面向PCIe 5.0架构的Cadence IP支持Cadence的智能系统设计策略，有助于实现出色的先进片上节点系统设计用于TSMC N7，N6和N5工艺技术的PCIe 5.0设计套件现已开始许可和交付Cadence针对TSMC先进技术的全系列设计IP解决方案还包括112G，56G，芯片对芯片和高级存储器IP解决方案
[责任编辑：李陈默]
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